Dekoder adresów



Pobieranie 24.62 Kb.
Data27.04.2016
Rozmiar24.62 Kb.

Dodatek do dokumentacji technicznej pakietu DSM-51 red. Sławomir Gryś

Dekoder adresów ( ang. address decoder )

CSE - poziomem aktywnym jest stan niski ( CSE ).

CSE = PSEN +TRYB*A15 = PSEN* ( TRYB*A15 ) = PSEN * ( TRYB+ A15 )

EPROM jest wybierana, gdy pojawi się sygnał odczytu z pamięci programu (PSEN) i jest wystawiony adres powyżej 32kB ( A15) lub DSM pracuje w trybie 0 ( jak po RESET_ROM ). Sygnał CSE jest połączony z sygnałami OE ( output enable - blokada danych w buforze wewnętrznym pamięci ) i CE ( chip enable - wybrana pamięć EPROM ).

CSR - poziomem aktywnym jest stan niski ( CSR ).

CSR = A15

RAM wybrana w przestrzeni [ 0000H-7FFF ]H bez względu na tryb pracy DSM-u.

RDR - poziomem aktywnym jest stan niski ( RDR ).

RDR = ( PSEN + TRYB + A15 ) * RD = PSEN + TRYB + A15 + RD =

= PSEN*TRYB*A15 + RD

Odczyt z RAM-u następuje, gdy pojawia się sygnał RD z kontrolera (odczyt

z pamięci danych) lub w drugim przypadku DSM jest w trybie 1 i adresowane jest pierwsze 32kB oraz kontroler wysyła sygnał PSEN.

CSX - poziomem aktywnym jest stan niski ( CSX ).

CSX = A15* ( A14 + A13 + A12 + A7*A6 ) [ 8000-EFFF ]H - obszar ciągły

i [1xxx xxxx 11xx xxxx ] B - 128 obszarów ciągłych po 64Bajty.

RDX - poziomem aktywnym jest stan niski ( RDX ).

RDX = CSX*RD

CSIO = A15*A14*A13*A12*A7 * A6 [ 1111 xxxx 00A5A4 A3xxx ] B,

a więc najmłodszy obsługiwany adres to [ F000 ]H, najstarszy [ FF3F ]H.

Ponieważ grupa A11A10A9A8 nie jest dekodowana adres [ F000 ]H jest tożsamy z adresem np. [ FE00 ]H i w obu przypadkach pojawi się sygnał CSIO.

Bity A5..A3 są zamieniane w dekoderze BIN/ (1 z 8 ) na poszczególne sygnały CS pozostałych urządzeń np. ADC, 8255 itp.

TRYB - tryb pracy dekodera adresów i DSM-u , ( patrz podręcznik ).

LCD - pełni funkcję sygnału CS , aktywny

Więcej informacji szukaj w lekcji 10: „Dekoder adresów” w podręczniku dołączonym do pakietu i dokumentacji technicznej DSM-u.

Kontroler przerwań ( ang. interrupt controller )

Sterownik przyjmuje zgłoszenia przerwania od 5 urządzeń. Ponieważ posiada tylko cztery komórki pamięci Q3 Q2 Q1 Q0 mikrokontroler wybiera sygnałem P1.1 jeden z dwu zestawów: IAD, IOI, - , IX lub IAD,IOI,IPA,IPB, czyli decyduje o przyjmowania zgłoszenia przerwania z magistrali zewnętrznej lub portów cyfrowych A i B układu 8255. Stan niski na Q oznacza pojawienie się przerwania.

Sygnały WR*CSIC pozwalają na „ręczne” ustawianie kolejki zgłoszeń.

Sygnały RD*CSIC zezwalają na przesłanie mikrokontrolerowi 8051 numeru

przerwania.

Kontroler przerwań sprawdza przerwania oczekujące na obsługę pod kątem priorytetu i wystawia na magistralę zawsze przerwanie o najwyższym

D1D0 - nr przerwania, [ 00 ]B- przerwanie o priorytecie najwyższym,

[ 11 ]B - przerwanie o priorytecie najniższym.

Wyprowadzenie równań Qx.


Q3Q2Q1Q0

D1D0

0000

00

0001

01

0010

00

0011

10

0100

00

0101

01

0110

00

0111

11

1000

00

1001

01

1010

00

1011

10

1100

00

1101

01

1110

00

1111

- -

INT1 - wejście przerwania 8051, a jednocześnie sygnał wyjściowy z kontrolera



przerwań.

INT1 - poziomem aktywnym stan niski ( INT1 ). INT1=Q3 + Q2 + Q1 + Q0



D0 = Q3*Q2*Q1*Q0 + Q3*Q2*Q1*Q0 + Q3*Q2*Q1*Q0 + Q3*Q2*Q1*Q0 +

+ Q3*Q2*Q1*Q0 + Q3*Q2*Q1*Q0= Q0* ( Q2*Q1 + Q2*Q1 + Q2*Q1) =

=Q0*( Q2*Q1 + Q2*Q1 + Q2*Q1 + Q2*Q1 )= Q0* ( Q1 + Q2 )

D1 = Q3*Q2*Q1*Q0 + Q3*Q2*Q1*Q0 + Q3*Q2*Q1*Q0 + Q3*Q2*Q1*Q0=

= Q0* Q1


z praw Boole’a:

  1. własność negacji A+A = 1 ,

  2. prawo tautologii A + A = A.

Więcej informacji szukaj w:

- lekcji 12:„System przerwań 8051” oraz lekcji15:„Sterownik przerwań DSM-51” - podręczniku dołączonym do pakietu i dokumentacji technicznej DSM-u str.13.

- specyfikacji technicznej układu INTEL8059 ( programowany sterownik przerwań współpracujący z procesorami serii 808... , stosowany w IBM PC XT)







©absta.pl 2016
wyślij wiadomość

    Strona główna