Laboratorium elektroniki
Rodzina układów EPLD firmy ALTERA
Pobieranie 248.7 Kb.
|
- 3.4.1Układy CLASSIC+
- 3.4.2Układy MAX serii 5000
- 3.4.3Układy MAX serii 7000 i 9000
- 3.4.4Układy FLEX 8000 oraz FLEX 10K
3.4Rodzina układów EPLD firmy ALTERAW skład oferowanych przez firmę ALTERA modułów programowalnych wchodzi siedem grup układów, które chronologicznie można podzielić następująco (tabela 1.):
Tabela 1. Ewolucja architektury układów EPLD firmy ALTERA Wszystkie układy ALTERY realizowane są w technologii CMOS charakteryzującej się mniejszym zużyciem mocy i większą niezawodnością w porównaniu z technologią bipolarną. Poszczególne grupy układów różnią się od siebie architekturą wewnętrzną, przy czym każda rodzina oferuje unikalne cechy struktury oraz zróżnicowanie parametrów, co pozwala dobrać układy odpowiednie do danej aplikacji . Układy serii EP zaprojektowano w oddziale d/s PLD firmy INTEL, który został przejęty przez firmę ALTERA, specjalizującą się w dziedzinie układów programowalnych. Rodzina ta obejmuje następujące układy : EP 310, EP 600, EP 900, EP 910 , EP1810. Liczba występująca w symbolu układu oznacza jego przybliżoną złożoność wyrażoną w bramkach logicznych. Układy te wykazują szereg zalet w porównaniu z innymi układami logicznymi . Są to między innymi : - pełna testowalność w trakcie produkcji, - reprogramowalność, - mały pobór prądu, który może być dodatkowo zredukowany w trybie NON-TURBO, - rozszerzona architektura w stosunku do układów standardowych, - możliwość konfigurowania wyjściowych makrokomórek logicznych, - zerowanie wszystkich przerzutników po włączeniu zasilania. Pobór prądu w zaprogramowanym trybie NON-TURBO jest minimalny i osiąga ok. 0.02mA w stanie STANDBY, dłuższy jest w tym trybie czas propagacji o ok. 10ns. W kolejnych podrozdziałach przedstawione zostaną pokrótce najważniejsze rodziny układów firmy ALTERA, głównie pod względem budowy wewnętrznej. 3.4.1Układy CLASSIC+Architektura układów CLASSIC+ składa się z pojedynczych macierzy makrokomórek połączonych globalną szyną danych. Układy te produkowane są w zaawansowanej technologii CMOS, w związku z czym mogą redukować pobór mocy do minimum bez pogorszenia jakości. Kasowanie i programowanie odbywa się poprzez nowoczesne elementy oparte na pamięciach EPROM. Układy CLASSIC+ w pełni mogą zastępować układy wykonane w technologii TTL a także emulować struktury wielu architektur typu PAL i GAL w zakresie od 200 do 900 bramek użytkowych [6]. Na rysunku 12 zaprezentowano ogólną budowę wewnętrzną układów EPLD CLASSIC+ typu EP610, EP910 oraz EP1810. 
Rys. 12. Budowa wewnętrzna układów CLASSIC+ na przykładzie struktury EP610 Część kombinacyjna każdej z 16 makrokomórek składa się z ośmiotermowej programowalnej macierzy typu AND oraz następujących po niej bramek OR i XOR, natomiast dwa dodatkowe termy zostały użyte do stworzenia asynchronicznego sygnału Clear dla rejestru wewnętrznego oraz do stworzenia sygnału OE (Output Enable) lub wewnętrznego sygnału CLK (Clock). Wejścia do matrycy AND pochodzą zarówno z dedykowanych wejść, jak i z elementów we/wy, skonfigurowanych jako wejścia, oraz ze sprzężenia zwrotnego z makrokomórki. Rozmieszczeniem sygnałów z makrokomórek i elementów we/wy zajmuje się multiplekser w sekcji sprzężenia zwrotnego. To sprzężenie pozwala użytkownikowi na dołączenie wyjścia makrokomórki lub wejścia elementu we/wy z powrotem do matrycy AND, przy czym wyjście makrokomórki może być zarówno wyjściem Q programowalnego przerzutnika, jak i kombinacyjnym wyjściem makrokomórki. Część sekwencyjna makrokomórki to rejestr programowalny jako przerzutnik typu D, T, JK lub SR. W tabeli 2 zawarto podstawowe cechy układów CLASSIC+ .
Tabela 2. Podstawowe parametry układów EPLD rodziny CLASSIC+ (fCNT - maksymalna częstotliwość zegara taktującego) Układ EP910 jest jednym z modułów logicznych PLD o architekturze PAL, których każde wyjście może korzystać z dowolnego sygnału wejściowego. Mimo swojej złożoności układ EP 910 odznacza się stosunkowo dużą szybkością działania ( tpd=25ns, fmax = 40 MHz). EP910 jest scalonym, zintegrowanym, uniwersalnym układem CMOS PLD. Struktura układu może dostarczyć funkcji logicznych dla do 36 wejść i 24 makrokomórek z zespołem wejścia/wyjścia. Każda makrokomórka z zespołem wejścia/wyjścia. posiada 8 programowalnych linii (terms) dla wejścia, 1 linię dla oddzielnego kasowania (CLEAR), i 1 linię sterowania wyjścia lub zegara asynchronicznego (OE/clk). Pracując z maksymalną zewnętrzną częstotliwością 40 MHz, układ EP 910 może być dołączany do systemów mikroprocesorowych . EP910 jest funkcjami, wyprowadzeniami, i formatem JEDEC kompatybilny z układami 85C090, 5C090, EP900, EP910 i EP930.
Układy MAX (Multiple Array Matrix) cechują: prędkość i łatwość użycia charakterystyczne dla układów PAL oraz pojemność i wielkość typowa dla układów FPGA. Mogą one zastępować zarówno układy TTL, jak i większość katalogowych układów średniej i wielkiej skali integracji. Cechą charakterystyczną układów MAX serii 5000 jest zgrupowanie makrokomórek w grupy zwane LAB (Logic Array Block), które z kolei łączone są z sobą poprzez programowalną matrycę połączeń PIA. Matryca ta realizuje połączenia dla sygnałów wejściowych oraz sygnałów z wyjść makrokomórek (rys.13).
Rys. 13. Architektura układów MAX serii 5000 Poszczególne układy rodziny MAX 5000 zawierają od 1 do 12 bloków LAB. Każdy z nich składa się z matrycy makrokomórek, bloku ekspanderów oraz lokalnej szyny połączeń. Makrokomórki składają się z programowalnej matrycy logicznej (o programowalnej części AND oraz stałej części OR) oraz z sekcji rejestru programowalnego, który może być ominięty przy realizacji funkcji kombinacyjnej. Działanie ekspanderów polega na możliwości uzyskania wyrażenia boolowskiego postaci  , w rezultacie czego zwiększają one pojemność logiczną pojedynczej makrokomórki.
W tabeli 3 zaprezentowano podstawowe cechy układów MAX serii 5000.
Tabela 3. Podstawowe parametry układów EPLD rodziny MAX 5000 3.4.3Układy MAX serii 7000 i 9000Układy serii 7000 stanowią drugą generację wyprodukowanych w technologii CMOS EEPROM układów MAX. Podobnie jak w przypadku serii 5000, makrokomórki połączone są w grupy zwane blokami LAB, kontaktujące się z sobą oraz z elementami we/wy za pomocą programowalnej szyny połączeń PIA. Zmiany dotyczą m.in. struktury pojedynczej makrokomórki, liczby bloków LAB oraz prędkości działania układów. Zasadnicza różnica dotyczy także programowania struktury bezpośrednio w systemie /In System Programable/. Tabela 4 zawiera zestawienie najważniejszych cech układów MAX serii 5000 .
Tabela 4. Podstawowe parametry układów EPLD rodziny MAX 7000 Układy serii 9000 są najnowocześniejszymi układami trzeciej generacji. Ich prędkość, gęstość oraz zasoby we/wy są porównywalne z odpowiednimi parametrami układów produkowanych na zamówienie. Parametry te osiągnięto poprzez znacznie zmiany struktury wewnętrznej w porównaniu z układami serii 5000 oraz 7000 (rys. 14). Najważniejszą zmianę stanowi wprowadzenie nowej struktury połączeń wewnętrznych, tzw. Fast Track Interconnect, charakterystycznej dla układów FPGA . Połączenia te składają się z kolumn i wierszy magistral danych, przechodzących wzdłuż i wszerz całego układu. Łączą one poszczególne bloki LAB ze sobą oraz z elementami we/wy. Zmianie uległa także struktura bloku LAB oraz makrokomórki. W tabeli 5 zestawiono podstawowe cechy układów rodziny MAX 9000. 
Rys. 14. Schemat blokowy układów MAX serii 9000
Tabela 5. Podstawowe parametry układów EPLD rodziny MAX 9000 3.4.4Układy FLEX 8000 oraz FLEX 10KUkłady FLEX (FLEXible Element MatriX) serii 8000 są układami o strukturze FPGA, zbudowanymi w technologii CMOS, opartymi na elementach typu SRAM (Static RAM). Układy tej rodziny mają od 2500 do 16000 użytecznych bramek logicznych oraz podobnie jak układy MAX serii 9000, szybką, programowalną sieć połączeń typu FastTrack. Układy serii 8000 składają się z bloków logicznych LAB, będących z kolei matrycami elementów logicznych LE (Logic Element). Każdy taki element składa się z 4-wejściowej tablicy logicznej LUT (Look-Up Table), realizującej dowolne funkcje kombinacyjne czterech argumentów, oraz z programowalnego przerzutnika realizującego funkcje sekwencyjne. W tabeli 6 przedstawiono najważniejsze parametry układów FLEX 8000.
Tabela 6. Podstawowe parametry układów FLEX 8000 Rodzina układów FLEX oznaczona symbolem 10K jako pierwsza posiada programowalną strukturę logiczną z wbudowaną programowalną logiką specjalnego przeznaczenia umożliwiającą implementacje pamięci ROM i RAM. Dzięki tzw. wbudowanej matrycy (embedded array) możliwa jest emulacja pamięci i specjalizowanych, wielowejściowych i wielowyjściowych funkcji logicznych. Matryca logiczna natomiast wykorzystana jest do tworzenia podstawowej logiki układu. Rysunek 15 przedstawia schemat blokowy architektury układu FLEX 10K. 
Rys. 15. Schemat blokowy architektury FLEX 10K Wbudowana matryca składa się z bloków wbudowanych matryc EAB (Embedded Array Block). Każdy z tych bloków może oddzielnie lub w połączeniu z innymi blokami zostać użyty w celu implementacji pamięci lub specjalizowanej funkcji logicznej. Bloki EAB emulują pamięć o pojemności 2KB i mogą tworzyć struktury pamięci RAM, ROM lub FIFO. W przypadku zastosowania bloków EAB do realizacji funkcji logicznych, dostępnych jest od 100 do 259 bramek umożliwiających budowę układów mnożących, układów arytmetycznych (ALU) i procesorów sygnałowych (DSP). Matryce logiczne składają się z szeregu bloków matryc logicznych LAB, przy czym każdy blok LAB zawiera osiem komórek LE i związane z nimi połączenia lokalne. Wyjścia poszczególnych matryc EAB i LAB połączone są poprzez szybkie magistrale wewnętrzne FastTrack Interconnect. Tablica 7 zawiera podstawowe cechy układów rodziny FLEX 10K .
Tabela 7. Podstawowe parametry układów FLEX 10K
: elektronika -> 3asic2 elektronika -> Dotyczy licencji na stronę magazynu T3 elektronika -> Elektronika. Olszewski Mariusz Pobieranie 248.7 Kb.
|
